特許

J-GLOBAL ID：200903026180241862

半導体記憶装置

発明者： 越川 康二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-009121
公開番号（公開出願番号）：特開平9-198895
出願日： 1996年01月23日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】内部パイプライン構造をとり高速化を図る同期型半導体記憶装置において、並列テストモード内蔵による同期回路配置の最適化の障害をなくす。【解決手段】データの一致、不一致を判別する比較回路20と、この比較回路2の出力とデータをそれぞれ内部同期信号120に同期させて出力する同期回路41〜48と、データが一致しているときはデータをそのままの極性で出力端に出力し、データが不一致のときは出力端を高インピーダンス状態とするよう制御する出力制御回路51〜54および出力回路61〜64とを有する。

請求項（抜粋）：

複数のデータ源からの互に相補のレベル関係を持つ対データを複数個それぞれ増幅し出力する複数のデータ増幅器と、前記対データの一方の全データが少なくとも一致している時にアクティブレベル、前記対データに一致していないものがあるときインアクティブレベルとなる第1の比較信号を出力する比較回路と、内部同期信号を発生する同期信号発生回路と、前記第1の比較信号を入力し前記内部同期信号に同期して第2の比較信号を出力する第1の同期回路と、前記データ増幅器の各出力データを入力し前記内部同期信号に同期させて出力する複数の第2の同期回路と、前記第2の比較信号がアクティブレベルのときは前記第2の同期回路の各出力データをそれぞれ対応するデータとして出力し、インアクティブレベルのときは前記第2の同期回路の出力データをそれぞれ所定のレベルに固定して対応するデータとして出力する出力制御回路と、この出力制御回路の対応する出力データが所定のレベルに固定されているときは出力端を所定の状態とし、前記出力制御回路の対応する出力データが所定のレベルに固定されていないときはこれら対応する出力データと対応するレベルのデータを出力端に出力する出力回路とを有することを特徴とする半導体記憶装置。