特許

J-GLOBAL ID：200903026201740554

信号統合回路

発明者： 寿 国梁 ,  高取 直 ,  山本 誠 ,  大澤 庶 ,  漆畑 晶
出願人/特許権者： 株式会社鷹山
代理人 (1件)： 山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-187215
公開番号（公開出願番号）：特開平7-021139
出願日： 1993年06月30日
公開日（公表日）： 1995年01月24日
要約：

【要約】【目的】 消費電力が極めて少なく、且つ大規模集積化が可能なニューロンの電子工学的モデルを実現する。【構成】 入力電圧Vp1、Vb はコンデンサCa1、Cb1を介してエンハスメント型pMOSトランジスタT1 のゲート端子に印加する。入力電圧Vb 、Vn1はコンデンサCb2、Ca2を介してエンハスメント型nMOSトランジスタT2 のゲート端子に印加する。トランジスタT1 、T2 の各ドレイン端子はコンデンサCd1、Cd2を介してエンハンスメント型pMOSトランジスタT3 と、エンハンスメント型nMOSトランジスタT4 のゲート端子に印加する。入力電圧Vp2はコンデンサCc1を介してトランジスタT3 のゲート端子に印加し、入力電圧Vn2はコンデンサCc2を介してトランジスタT4 のゲート端子に印加する。

請求項（抜粋）：

複数の第1入力電圧が各々第1容量結合素子を介してゲート端子に印加されると共に、第2出力端子が第1電源に接続される第1MOSトランジスタと、前記複数の第1入力電圧が各々第2容量結合素子を介してゲート端子に印加されると共に、第2出力端子が前記第1電源より低電圧の第2電源に接続される、前記第1MOSトランジスタのキャリアと逆極性の第2MOSトランジスタとを備え、前記第1MOSトランジスタ及び第2MOSトランジスタの少なくと一方のゲート端子に複数の入力電圧が各々容量結合素子を介して印加され、前記第1MOSトランジスタ及び前記第2MOSトランジスタの各々の第1出力端子が互いに接続され、該接続点より信号が出力されることを特徴とする信号統合回路。

IPC (5件)：

G06F 15/18 520 ,  G11C 11/54 ,  H03K 17/30 ,  H03K 19/00 103 ,  H03K 19/20 101