特許
J-GLOBAL ID：200903026204316923

クロック発生回路およびそれを具備した半導体記憶装置

発明者：
久家 重博

久家 重博 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-254438
公開番号（公開出願番号）：特開2001-084763
出願日： 1999年09月08日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 DDR-SDRAMを初めとする半導体記憶装置の内部クロック発生用回路として好適なDLL回路を提供する。【解決手段】 本発明に従うDLL回路100は、外部クロック信号に同期した互いに相補な内部信号をそれぞれ発生するクロック入力バッファ110および115と、クロック入力バッファ110と位相差制御回路150との間に配置される遅延ループを構成する遅延回路120と、遅延ループを経由した信号と内部信号の一方との位相が合致するように遅延制御時間を設定する位相差制御回路150と、遅延回路120と共通に設定される遅延制御時間を内部信号の他方に付与する遅延回路125と、遅延回路120および125の出力信号に応答して、内部クロック信号を発生するパルス生成回路160とを備える。
請求項（抜粋）：
外部クロック信号に同期した内部クロック信号を発生するクロック発生回路であって、前記外部クロック信号に応答して、第1の内部信号を発生する第1の入力バッファ回路と、前記第1の内部信号に遅延制御時間を付加する第1の遅延回路と、前記第1の内部信号と前記第1の遅延回路の出力信号との位相差に応じて前記遅延制御時間を設定する位相差制御回路と、前記外部クロック信号に応答して、前記第1の内部信号と反転した位相を有する第2の内部信号を発生する第2の入力バッファ回路と、前記位相差制御回路に制御されて、前記第1の遅延回路と共通に設定される前記遅延制御時間を前記第2の内部信号に付加する第2の遅延回路と、前記第1の遅延回路および前記第2の遅延回路の出力信号に応答して、前記内部クロック信号を発生する信号発生回路とを備える、クロック発生回路。
IPC (3件)：
G11C 11/407 ,  G06F 1/06 ,  H03L 7/00
FI (4件)：
G11C 11/34 362 S ,  H03L 7/00 D ,  G06F 1/04 312 A ,  G11C 11/34 354 C
Fターム (25件)：
5B024AA03 ,  5B024AA07 ,  5B024AA15 ,  5B024BA21 ,  5B024BA23 ,  5B024BA29 ,  5B024CA07 ,  5B079CC08 ,  5B079CC14 ,  5B079DD06 ,  5B079DD13 ,  5B079DD17 ,  5J106AA03 ,  5J106CC21 ,  5J106CC59 ,  5J106DD01 ,  5J106DD19 ,  5J106DD24 ,  5J106DD43 ,  5J106KK05 ,  5J106KK13 ,  5J106KK22 ,  5J106KK25 ,  5J106KK29 ,  5J106KK38
引用特許：
審査官引用 (3件)

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