特許

J-GLOBAL ID：200903026240973965

半導体装置

発明者： 越智 賀重 ,  森 和孝
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-294012
公開番号（公開出願番号）：特開平8-139279
出願日： 1994年11月02日
公開日（公表日）： 1996年05月31日
要約：

【要約】 (修正有)【目的】特性が著しく劣化する前に素子の寿命を識別しうる大規模集積回路を実現する。【構成】MOSFETを基本構成素子とする論理回路LCを備える集積回路LSIに、論理回路を構成するMOSFETより小さなゲート長を有する寿命判定用MOSFET又は論理回路で用いられ信号配線より小さな配線幅を有する寿命判定用配線あるいは論理回路を構成するMOSFETより小さなゲート長を有するMOSFETからなる奇数個のCMOSインバータが直列結合されてなる寿命判定用リングオシレータと、寿命判定用MOSFETのコンダクタンス又は寿命判定用配線の抵抗値あるいは寿命判定用リングオシレータの発振周波数が所定値を超えて変化したことを識別して選択的に寿命表示信号LASをハイレベルとする寿命判定回路とを含む寿命表示回路LAを設け、この寿命表示信号を外部出力するための寿命表示信号出力端子TLASを設ける。

請求項（抜粋）：

時間経過にともなう素子の特性劣化が所定値を超えそうであることを知らせる寿命表示回路を具備することを特徴とする半導体装置。

IPC (7件)：

H01L 27/04 ,  H01L 21/822 ,  G01R 31/26 ,  G01R 31/28 ,  H01L 21/66 ,  H01L 21/8234 ,  H01L 27/088

FI (3件)：

H01L 27/04 T ,  G01R 31/28 V ,  H01L 27/08 102 H