特許
J-GLOBAL ID：200903026248829294
キャッシュメモリ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-005449
公開番号（公開出願番号）：特開平5-189359
出願日： 1992年01月16日
公開日（公表日）： 1993年07月30日
要約：
【要約】【目的】本発明の目的は、高性能なプロセッサシステムにおいて部品点数を増加することなくI/Oコマンド処理を高速に行うことである。【構成】データキャッシュにI/Oコマンドを格納し、I/Oアダプタからのコマンド要求DMAサイクルによりデータキャッシュからパージする際、データキャッシュのキャッシュ状態ビットを無効にする制御回路設け、一回だけデータパージが起きるようにする。また、コマンドバッファの設定ページをアクセスしたとき、外部にページアクセス信号を出力する制御回路を設け、この信号によりコマンド要求DMAを起動する。
請求項（抜粋）：
高速のキャッシュメモリを内蔵あるいは外部に持つプロセッサ処理部と、マイクロプロセッサあるいはコマンド駆動型のコントローラを内蔵するインテリジェントI/Oアダプタから構成されるデータ処理装置において、I/Oアダプタの動作設定コマンドを前記データキャッシュに格納し,I/Oアダプタのコマンド要求DMAアクセスによりキャッシュデータをパージすることでI/Oアダプタのコマンド設定を行うことを特徴とするキャッシュメモリ制御方式。
IPC (3件)：
G06F 13/28 310
, G06F 12/08 310
, G06F 13/12 350
