特許
J-GLOBAL ID：200903026298197876
マルチプロセッサシステム
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-129300
公開番号（公開出願番号）：特開平6-337742
出願日： 1993年05月31日
公開日（公表日）： 1994年12月06日
要約：
【要約】【目的】 システムバスから切り離されるプロセッサの動作を中断することなくシステムの信頼性の低下を防止するとともに、活線挿抜による誤動作を未然に防止してシステムの保守性を向上することにある。【構成】 複数のプロセッサP1〜P8と、この複数のプロセッサを接続するシステムバス1とを具備するマルチプロセッサシステムにおいて、前記システムバス1に接続されている前記複数のプロセッサに対応するビットを有するレジスタR1〜R8と、前記複数のうち任意のプロセッサをシステムバスから切り離す命令が入力されると前記レジスタの当該任意のプロセッサに対応するビットをリセットするレジスタ書換え手段と、このレジスタ書換え手段により前記任意のプロセッサに対応するレジスタのビットがリセットされると当該任意のプロセッサの処理の終了を確認した後に当該任意のプロセッサから前記システムバスへの出力信号をハイインピーダンスにする手段とを備えたことを特徴とする。
請求項（抜粋）：
複数のプロセッサと、この複数のプロセッサを接続するシステムバスとを具備するマルチプロセッサシステムにおいて、前記システムバスに接続されている前記複数のプロセッサに対応するビットを有するレジスタと、前記複数のうち任意のプロセッサをシステムバスから切り離す命令が入力されると前記レジスタの当該任意のプロセッサに対応するビットをリセットするレジスタ書換え手段と、このレジスタ書換え手段により前記任意のプロセッサに対応するレジスタのビットがリセットされると当該任意のプロセッサの処理の終了を確認した後に当該任意のプロセッサから前記システムバスへの出力信号をハイインピーダンスにする手段と、を備えたことを特徴とするマルチプロセッサシステム。
IPC (4件)：
G06F 3/00
, G06F 11/20 310
, G06F 13/36 520
, G06F 15/16 400
