特許
J-GLOBAL ID：200903026317344419
ディジタル信号処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-194263
公開番号（公開出願番号）：特開平10-040073
出願日： 1996年07月24日
公開日（公表日）： 1998年02月13日
要約：
【要約】【課題】 ブロック・フローティング方式の正規化を行うDSPにおける正規化の高速化を図る。【解決手段】 演算結果のダイナミックレンジを正規化を施す前のダイナミックレンジに補正するための右バレルシフタ1を演算部9の出力側に設ける。前記右バレルシフタ1により演算結果のダイナミックレンジを正規化を施す前のダイナミックレンジへの補正した演算結果をメモリへストアする処理と並行して、前記演算結果を正規化シフト量検出回路3に転送し、次の正規化シフト量を検出させることで処理量を削減する。
請求項（抜粋）：
ベクトルの各成分をその成分内で絶対値が最大となる値を検出し、その検出した値によりシフト量を求め、ベクトルの各成分を一括して正規化を行なう固定小数点型ディジタル・シグナル・プロセッサにおいて、Nビットの2進数のデータにおけるMSBの符号ビットとその他のビットとそれぞれ2入力排他的論理和(以下EX-OR)をとる2入力EX-ORの(N-1)個の部分回路と前記2入力EX-ORの部分回路の(N-1)ビット出力を第1の入力とし、前記2入力EX-ORの部分回路の前回までの出力の中での最大値を格納する(N-1)ビットのレジスタの値を第2の入力とし、第1の入力と第2の入力においてそれぞれMSB側から対応をとって入力とする(N-1)個の2入力論理和(以下OR)の部分回路を備え、前記(N-1)個の2入力ORの出力が、前記レジスタと正規化シフト量log2Nビット出力するデコーダの入力となる回路で構成された正規化ためのシフト量を検出するシフト量検出回路と、前記正規化のためのシフト量を検出する回路で検出された左右シフト量を格納する左右シフト量設定レジスタと、前記左右シフト量設定レジスタに格納されている値の分だけ左シフトする左バレルシフタを演算部の入力側に備え、さらに演算部の出力側に演算後の出力結果のダイナミックレンジを正規化を施す前のダイナミックレンジへ補正するために前記左右シフト量設定レジスタに格納されている値の分だけ右シフトする右バレルシフタを備えたことを特徴とするディジタル信号処理装置。
FI (2件)：
G06F 7/00 101 W
, G06F 7/00 103 B
