特許

J-GLOBAL ID：200903026348183359

半導体集積回路装置

発明者： 斉藤 佳代子
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-160473
公開番号（公開出願番号）：特開平10-335992
出願日： 1997年06月03日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 ラッチのノード容量の増大を抑えつつ、α線ノイズによるフリップフロップの誤反転を防止し、フリップフロップを含み超高速コンピュータ等のキャッシュメモリを構成する論理集積回路装置等の高速化・低消費電力化を図る。【解決手段】 超高速コンピュータのキャッシュメモリ等を構成する論理集積回路装置等において、データ保持用のフリップフロップを、交差結合されることでメインラッチLT1を構成するインバータV3及びV4等と、インバータV4と交差結合されることでサブラッチLT3を構成し直列結合される奇数個のインバータV5〜V7とにより構成し、あるいはインバータV5の出力端子と接地電位との間にキャパシタを設けて、サブラッチLT3の伝達遅延時間を大きくするとともに、インバータV7の駆動能力をインバータV3より大きくする。

請求項（抜粋）：

実質交差結合されることで第1のラッチを構成する第1及び第2の論理ゲートと、上記第1の論理ゲートと実質交差結合されることで第2のラッチを構成する第3の論理ゲート、あるいは上記第2の論理ゲートと実質交差結合されることで第3のラッチを構成する第4の論理ゲートとを含むフリップフロップを具備することを特徴とする半導体集積回路装置。