特許

J-GLOBAL ID：200903026374073936

ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法

発明者： ドナルド・マッカルパイン・ケニー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-347663
公開番号（公開出願番号）：特開平5-283640
出願日： 1992年12月28日
公開日（公表日）： 1993年10月29日
要約：

【要約】【目的】 従来技術の密度制限がなくなった高密度基板プレートDRAMセル・メモリ・デバイス及びその製造方法を提供すること。【構成】 深いトレンチ・キャパシタに隣接して埋設プレート領域(32)を形成し、それによってDRAM伝達FETの基板領域(12)が半導体基板上の他のFETから電気的に分離できるようにする。埋設領域は、一部は深いトレンチ(22)の側壁からの横方向外方拡散によって形成し、一部はDRAMアレイ領域を完全に取り囲むNウェル表面拡散領域によって形成する。

請求項（抜粋）：

第1の導電型の第1の領域を有する半導体基板と、各々のセルが、記憶キャパシタに結合されたアクセス・トランジスタを備え、各セルのトランジスタが前記半導体基板の第2の領域に形成され、各アクセス・トランジスタが制御電極とデータ線接点領域と記憶ノード領域とチャネル領域とを有する、動的メモリ・セルの少なくとも1つのアレイと、前記基板中の複数のトレンチ内に形成され、各々のキャパシタが誘電絶縁体で分離された信号記憶ノードと基準電圧ノードを含み、各キャパシタの前記基準電圧ノードが前記基板に接続され、各キャパシタの前記記憶ノードが前記アクセス・トランジスタのうちの1つの対応する記憶ノード領域に接続されている、複数の信号記憶キャパシタと、前記1つのアレイ内の前記アクセス・トランジスタのすべてのチャネル領域を、前記基板の前記第1領域から物理的かつ電気的に分離する手段と、前記基板の第1、第2、第3の領域をそれぞれ異なる第1、第2、第3の基準電圧でバイアスする手段とを備え、前記分離する手段が前記第1領域と逆の導電型の第3の基板領域を含み、前記第3領域が前記第1領域と第2領域の間に横方向に形成されて前記トレンチのすべてと交差し、かつ前記第3領域が、前記トレンチに隣接し前記トレンチの深さ全体を通じてほぼ一定の不純物のドーピング濃度を有する第1サブ領域と、前記アレイの周囲をほぼ囲んで延び、前記第1サブ領域と前記半導体基板の表面との間に延びる、第2サブ領域とを備える、ダイナミック・ランダム・アクセス・メモリ・デバイス。

IPC (2件)：

H01L 27/108 ,  H01L 27/04