特許
J-GLOBAL ID：200903026437788132
テストパターンの故障検出率算出方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平5-242362
公開番号（公開出願番号）：特開平7-098365
出願日： 1993年09月29日
公開日（公表日）： 1995年04月11日
要約：
【要約】【目的】 テストパターンのBridging Faultに対する故障検出率を算出できるテストパターンの故障検出率算出方法及び装置を提供することを目的とする。【構成】 ネットリスト内の二つのノードA1,B1を選択し、この選択された二つのノードA1,B1からの信号を入力とするexORゲートDをネットリストに仮想的に挿入するとともに上記exORゲートDからの出力信号を仮想外部出力端子Tとし、この新しいネットリストを論理シミュレーションし、この論理シミュレーション中に仮想外部出力端子Tから“1”が十分に長い時間出力されるかどうかをチェックし、このチェックを他の二つのノードの組み合わせについて繰り返し行い、全ての組み合わせの個数と上記“1”の検出回数の比率からテストパターンの故障検出率を算出する。
請求項（抜粋）：
ディジタル回路のネットリスト内の二つのノードを選択する第1ステップと、この選択された二つのノードからの信号を入力とし両入力が互いに異なる値である場合にはそれを示す信号を出力する排他的論理回路をネットリストに挿入する第2ステップと、上記排他的論理回路からの出力信号を仮想外部出力端子としてネットリストに付加する第3ステップと、上記排他的論理回路と仮想外部出力端子を含む新しいネットリストを論理シミュレーションする第4ステップと、論理シミュレーション中に仮想外部出力端子から前記の両入力が互いに異なる値であることを示す信号が十分に長い時間出力されるかどうかをチェックする第5ステップとを有し、前記第1ステップで選ばれる他の二つのノードの組み合わせについて上記第2ステップから第5ステップの処理を繰り返すことを特徴とするテストパターンの故障検出率算出方法。
IPC (2件)：
G01R 31/3183
, G06F 11/22 310
