特許
J-GLOBAL ID：200903026448478542
MOS型半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-166860
公開番号（公開出願番号）：特開平7-022616
出願日： 1993年07月06日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】 駆動力を低下させずに、寄生容量であるゲートドレインオーバラップ容量及び接合容量が小さい半導体装置及び半導体装置の製造方法を提供する。【構成】 ドレイン側の低濃度拡散層4上だけに厚いゲート酸化膜2を有することが特徴である。すなわちソース側の低濃度拡散層4の寄生抵抗を増加させることなく駆動力を保ったままで、ドレイン側のミラー容量として働くゲートドレインオーバラップ容量を減少させることができ、素子の遅延時間を大幅に改善することができる。
請求項（抜粋）：
第1導電型の半導体基板の一主面にゲート酸化膜を介して設けられたゲート電極と、前記基板に第2導電型の低濃度拡散層と第2導電型の高濃度拡散層からなるソース、ドレイン領域を有し、ドレイン側の前記第2導電型の低濃度拡散層上の前記ゲート酸化膜がソース側ゲート端における前記ゲート酸化膜より厚いことを特徴とするMOS型半導体装置。
IPC (2件)：
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