特許
J-GLOBAL ID：200903026468022022
掛算処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-072377
公開番号（公開出願番号）：特開平9-260956
出願日： 1996年03月27日
公開日（公表日）： 1997年10月03日
要約：
【要約】【課題】 低い電源電圧で動作し、かつ、ダイナミックレンジの広い動作を確保できる、高性能な掛算処理回路を得る。【解決手段】 対をなすトランジスタQ1・Q2を有し第1の入力信号が供給される第1の差動増幅部と、対をなすトランジスタQ7・Q8を有し前記第1の差動増幅部の一方のトランジスタQ1の出力を受ける第2の差動増幅部と、対をなすトランジスタQ9・Q10を有し前記第1の差動増幅部の他方のトランジスタQ2の出力を受ける第3の差動増幅部とを備え、前記第1・第2および第3の差動増幅部が電源に対して並列負荷となるように構成するとともに、前記第2および第3の差動増幅部の他方のトランジスタQ8・Q10のコレクタに設けた信号出力部S3から出力信号を導出するようにした。
請求項（抜粋）：
対をなすトランジスタを有し第1の入力信号が供給される第1の差動増幅部と、前記第1の差動増幅部の一方のトランジスタの出力を受ける第1のカレントミラー回路と、前記第1の差動増幅部の他方のトランジスタの出力を受ける第2のカレントミラー回路と、対をなすトランジスタを有し前記第1の差動増幅部の一方のトランジスタの出力を受ける第2の差動増幅部と、対をなすトランジスタを有し前記第1の差動増幅部の他方のトランジスタの出力を受ける第3の差動増幅部とを備え、前記第1・第2および第3の差動増幅部が電源に対して並列負荷となるように構成するとともに、第1・第2の定電流源が第1の差動増幅部のトランジスタと直列に電源側に接続されるようにしたことを特徴とする掛算処理回路。
IPC (2件)：
FI (2件)：
H03D 7/14 C
, H03F 3/45 Z
