特許
J-GLOBAL ID：200903026507711086
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-245853
公開番号（公開出願番号）：特開平5-090605
出願日： 1991年09月25日
公開日（公表日）： 1993年04月09日
要約：
【要約】【構成】強誘電性の層を基質とする容量素子が形成された半導体記憶装置の製造方法において、シリコン基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜表面をスパッタエッチングする工程と、しかる後に容量素子の一方の電極となる薄膜を形成する工程とを含む半導体装置の製造方法。【効果】層間絶縁膜の表面をスパッタエッチングで処理されているために、層間絶縁膜と下部電極の界面が改善され、密着性が向上した。これにより製造工程中に下部電極が基板からはがれることを抑制し、高歩留まりで高品質な半導体装置の製造方法を提供できる。
請求項（抜粋）：
強誘電性の層を基質とする容量素子が形成された半導体記憶装置の製造方法において、シリコン基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜表面をスパッタエッチングする工程と、しかる後に容量素子の一方の電極となる薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 11/22
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
