特許

J-GLOBAL ID：200903026518389119

半導体装置

発明者： 森 和孝
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平4-070294
公開番号（公開出願番号）：特開平5-235729
出願日： 1992年02月20日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 後段回路の貫通電流を抑制しつつ出力信号振幅を制限しうるBiCMOS及びBiNMOS回路を実現し、高速論理集積回路装置等の低消費電力化及び高速化を推進する。【構成】 BiCMOS及びBiNMOS論理回路からフルスィング用のMOSFETを削除し、BiNMOS論理回路の出力端子Doutと出力MOSFETN7のドレインとの間にレベル制限用のトランジスタQ2を設ける。また、振幅制限されたBiNMOS論理回路の出力端子側に、通常動作時にオーバーシュート及びアンダーシュートを吸収するためのクランプ回路を構成するMOSFETP4及びN4と、待機時又は低消費電力モード時に出力信号をフルスィングさせるためのクロックドインバータを構成するMOSFETP2及びP3ならびにN2及びN3とを含むレベル補正回路LGを設ける。

請求項（抜粋）：

第1の電源電圧と回路の出力端子との間に設けられる出力トランジスタと、そのソースが第2の電源電圧に結合され上記出力トランジスタと相補的にオン状態とされる出力MOSFETと、回路の出力端子と上記出力MOSFETのドレインとの間に設けられるレベル制限手段とを含む論理回路を具備することを特徴とする半導体装置。

IPC (5件)：

H03K 17/56 ,  H01L 27/06 ,  H03K 17/16 ,  H03K 19/08 ,  H03K 19/0944

FI (3件)：

H01L 27/06 321 J ,  H01L 27/06 321 H ,  H03K 19/094 A