特許
J-GLOBAL ID：200903026521693546
記憶制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-039704
公開番号（公開出願番号）：特開平7-248976
出願日： 1994年03月10日
公開日（公表日）： 1995年09月26日
要約：
【要約】【目的】 バーストモードにおいてエラーが発生した場合にデータ転送を中断させずに訂正データをメモリに反映させる。【構成】 データバッファ240は訂正データを保持する。アドレスバッファ230はエラーを発生したアドレスを保持する。タイミング生成部210はDRAMへのアクセスのタイミングを制御してさらにエラー検出時にデータバッファ240のタイミングを制御する。ECC生成判定部220は中央処理装置100およびDRAMメモリ300からのデータについてECCを生成してエラーが発生していないか判定をする。
請求項（抜粋）：
処理装置と記憶装置の間に位置してデータのやりとりを制御する記憶制御装置であって、前記処理装置からの書込みデータについてエラー訂正符号を生成して書込みデータと共に前記記憶装置に書込み、前記記憶装置から読み出したデータとエラー訂正符号とからエラーの発生を検出してエラーが発生していればデータを訂正するエラー訂正符号生成判定手段と、このエラー訂正符号生成判定手段で検出されたエラーが発生した前記記憶装置のアドレスおよび前記エラー訂正符号生成判定手段で訂正されたデータを格納する訂正情報格納手段と、前記エラー訂正符号生成判定手段からエラーが発生した旨の通知を受け取り、前記訂正情報格納手段へのエラー発生アドレスおよび訂正データの格納および読出しを制御し、前記記憶装置へのアクセスを制御するタイミング生成手段とを含むことを特徴とする記憶制御装置。
IPC (2件)：
G06F 12/16 320
, G06F 11/10 320
