特許

J-GLOBAL ID：200903026560332712

接合型電界効果トランジスタ及びその作製方法

発明者： 月野 真治
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-126697
公開番号（公開出願番号）：特開2000-323495
出願日： 1999年05月07日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】 ゲート領域での不純物の拡散深さがばらつかないようにした接合型電界効果トランジスタを提供する。【解決手段】 本JFET30は、GaAs 基板12上の保護膜32が2層構造として形成されていることを除いて、従来のJFET10の構成と同じ構成を備えている。保護膜32は、第1の保護膜32aとして成膜され、圧縮応力を発生させる膜厚20nmのSiN膜と、第2の保護膜32bとして成膜され、引っ張り応力を発生させる膜厚20nmのSiO2 膜との2層の積層構造として形成されている。これにより、熱処理による不純物の拡散時に、応力が相互に打ち消し合うように働いて、絶縁膜、即ち保護膜の応力がばらつくようなことは生じない。従って、保護膜の応力のばらつきに起因する、不純物の拡散深さのばらつきが発生しなくなり、しきい値電圧のばらつき等のトランジスタ特性のばらつきが生じない。

請求項（抜粋）：

化合物半導体基板上に形成された接合型電界効果トランジスタにおいて、化合物半導体基板上に成膜され、ゲート領域とゲート電極とを接続させる開口を備えた絶縁膜が、圧縮応力及び引っ張り応力のいずれか一方の応力を発生させる第1の絶縁膜と、他方の応力を発生させる第2の絶縁膜との対からなる積層構造になっていることを特徴とする接合型電界効果トランジスタ。

IPC (2件)：

H01L 21/337 ,  H01L 29/808

Fターム (9件)：

5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ05 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC07 ,  5F102HC21