特許

J-GLOBAL ID：200903026654209752

半導体集積回路装置

発明者： 南 正隆 ,  橘 大 ,  樋口 久幸 ,  深見 彰
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-336989
公開番号（公開出願番号）：特開平6-188374
出願日： 1992年12月17日
公開日（公表日）： 1994年07月08日
要約：

【要約】【目的】 低電源電圧でも高速動作が可能なBiCMOSゲート回路を構成する半導体装置の提供すること。【構成】 エミッタが出力20に接続されたバイポーラトランジスタ100と、出力20に接続された能動負荷としてのチャネル型MOS600と、バイポーラトランジスタ100のベースを駆動する前段のCMOSを構成するpチャネル型MOS400とチャネル型MOS500とを具備し、能動負荷のnチャネル型MOS600の低濃度ソース・ドレイン拡散層920、921の不純物濃度を、前段のCMOSnチャネル型MOS500のLDDの低濃度ソース・ドレイン拡散層930、931の不純物濃度より高くした。【効果】 能動負荷nチャネル型MOS600のドレイン電流が大きくなり、低電源電圧でも高速動作が可能なBiCMOSゲート回路を実現できる。

請求項（抜粋）：

第1及び第2の絶縁ゲート型電界効果トランジスタを少なくとも集積し、前記第1及び第2の絶縁ゲート型電界効果トランジスタはそれぞれ、第1導電型の半導体領域と、前記第1導電型の半導体領域の表面に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したゲート電極と、前記ゲート電極と隣接して前記第1導電型の半導体領域内に形成したソース・ドレイン領域となる第2導電型の低濃度半導体層と、前記第2導電型の低濃度半導体層と隣接して前記第1導電型の半導体領域内に形成したソース・ドレイン領域となる第2導電型の高濃度半導体層とを具備してなり、前記第1の絶縁ゲート型電界効果トランジスタのソース・ドレイン間にかかる電圧の最大値よりも前記第2の絶縁ゲート型電界効果トランジスタのソース・ドレイン間にかかる電圧の最大値が低く設定され、前記第2の絶縁ゲート型電界効果トランジスタの第2導電型の低濃度半導体層の濃度を前記第1の絶縁ゲート型電界効果トランジスタの第2導電型の低濃度半導体層の濃度よりも高くしたことを特徴とする半導体集積回路装置。