特許
J-GLOBAL ID：200903026676521458

センスアンプ回路

発明者：
五十嵐 泰史

五十嵐 泰史 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平10-032763
公開番号（公開出願番号）：特開平11-232880
出願日： 1998年02月16日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】 DRAM以外の半導体記憶装置に対しても、消費電流を増加させないラッチ型のセンスアンプ回路を実現する。【解決手段】 情報の読出しに際し、対をなすビット線S,S/はプリチャージ回路20によって同電位に設定され、電位Vpcに設定なる。この後、ワード線WLが選択的に活性化され、ビット線S,S/の電位は、メモリセルMCa,MCbの保持情報に基づき相補的に上昇または降下する。このとき、例えばビット線S/の電位がNMOS12の閾値よりも低くなると、該NMOS12が遮断状態になり、ビット線Sの電位が電源電位VH に上昇するまでに、ビット線Sと増幅部11の入出力端子N1とが切り離される。
請求項（抜粋）：
メモリセルから読出された情報に基づく電位をそれぞれ伝達する第1及び第2のビット線からなるビット線対に対して設けられ、前記第1及び第2のビット線にそれぞれ接続された2個の入出力端子を有し、該第1及び第2のビット線の電位を検知し、電源電位を用いて前記ビット線対の電位差の増幅を行い、該第1及び第2のビット線に前記情報に基づく新たな電位を印加する増幅手段を備えたセンスアンプ回路において、前記増幅手段の一方の入出力端子と前記第1のビット線との間に接続され、前記印加によって該第1のビット線の電位が所定の電位よりも上昇または降下したときに該増幅手段の一方の入出力端子及び第1のビット線間を遮断する第1のスイッチング素子と、前記増幅手段の他方の入出力端子と前記第2のビット線との間に接続され、前記印加によって該第2のビット線の電位が所定の電位よりも上昇または降下したときに該増幅手段の他方の入出力端子及び第2のビット線間を遮断する第2のスイッチング素子とを、設けたことを特徴とするセンスアンプ回路。
IPC (2件)：
G11C 11/419 ,  G11C 16/06
FI (2件)：
G11C 11/34 311 ,  G11C 17/00 634 C
引用特許：
審査官引用 (4件)
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