特許

J-GLOBAL ID：200903026683183380

半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法

発明者： 三井田 ▲高▼ ,  廣田 良浩
出願人/特許権者： イノテック株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-114291
公開番号（公開出願番号）：特開2002-313963
出願日： 2001年04月12日
公開日（公表日）： 2002年10月25日
要約：

【要約】【課題】 一素子当たりの多値化を図ることが可能な、素子構造上、製造方法上さらに改良された半導体記憶装置の製造方法を提供する。【解決手段】 相互に間隔を置いて行方向に並行して延びる複数の帯状のコントロールゲート30a、30b、・・を形成した後に、隣り合うコントロールゲート30a、30b、・・の間の領域の半導体層24s上面及び半導体基体21上に選択酸化法を用いて耐エッチング性マスクとなる絶縁膜34を形成し、その後、絶縁膜34をマスクとしてフローティングゲート27a、27bを形成するためにコントロールゲート30a、30b、・・の間の領域の不要な第1及び第2の導電性側壁を除去する。

請求項（抜粋）：

半導体基板に複数の半導体記憶素子が行と列に配置された半導体記憶装置であって、一導電型の半導体基体上に突出した複数の帯状の一導電型の半導体層が前記列方向に相互に間隔を置いて並行して形成された前記半導体基板と、各々の前記半導体層を挟んで前記列方向に延びる、前記半導体基体の表層に形成された複数の帯状の反対導電型領域と、相互に間隔を置いて並行し、前記帯状の半導体層に交差するように前記行方向に延びる行方向帯状領域であって、前記半導体層の一方の側面に面する前記反対導電型領域上から前記半導体層の一方の側面にかけて絶縁膜を介して形成された第1のフローティングゲートと、前記行方向帯状領域であって、前記半導体層の他方の側面に面する前記反対導電型領域上から前記半導体層の他方の側面にかけて絶縁膜を介して形成された第2のフローティングゲートと、絶縁膜を介して前記第1及び第2のフローティングゲート上を通り、前記行方向帯状領域に形成された、相互に間隔を置いて並行する複数の帯状のコントロールゲートとを有することを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (20件)：

5F083EP09 ,  5F083EP14 ,  5F083EP15 ,  5F083EP27 ,  5F083ER03 ,  5F083ER04 ,  5F083PR03 ,  5F083PR12 ,  5F083ZA21 ,  5F101BA03 ,  5F101BA14 ,  5F101BA15 ,  5F101BA16 ,  5F101BB02 ,  5F101BC04 ,  5F101BD04 ,  5F101BD09 ,  5F101BD13 ,  5F101BF05 ,  5F101BH13