特許
J-GLOBAL ID：200903026686628447
メモリセルアレー
発明者：
出願人/特許権者：
代理人 (1件)：
中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-359859
公開番号（公開出願番号）：特開平9-191094
出願日： 1996年12月27日
公開日（公表日）： 1997年07月22日
要約：
【要約】【目的】本発明のメモリセルアレーは、素子の動作を単純化させながらチップサイズを縮小することができるようにする。【構成】一つのビットラインコンタクトを4個の単位セルが共有するようにした基本セルグループを構成し、基本セルグループを横方向及び縦方向に多数個を組合せ、縦方向に形成された多数のソースラインと、横方向に形成された多数のワードラインと、縦方向に形成された多数のビットラインでなり、多数のソースラインのうち奇数番目のソースラインを第1デコーダに接続され、偶数番目のソースラインを第2デコーダに接続する。
請求項（抜粋）：
メモリセルアレーにおいて、多数のワードラインと、上記多数のワードラインに各々のゲート電極が接続されている多数のメモリセルと;上記多数のワードラインと交差する多数のビットラインと;メモリセルの各々のソース電極がそれぞれ接続された多数のソースラインと;上記多数のソースラインのうち奇数番目のソースラインと接続され、上記偶数番目のソースラインにバイアス電圧を印加するための第1デコーダ;及び上記多数のソースラインのうち偶数番目のソースラインと接続され、上記奇数番目のソースラインにバイアス電圧を印加するための第2デコーダとでなることを特徴とするメモリセルアレー。
IPC (6件)：
H01L 27/115
, G11C 16/02
, G11C 16/04
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 307 D
, H01L 29/78 371
