特許

J-GLOBAL ID：200903026727962071

半導体装置の製造方法

発明者： 田上 正範
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-284172
公開番号（公開出願番号）：特開2001-111009
出願日： 1999年10月05日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 メモリーセルと周辺回路部を有すること等に起因して積層膜の高低差の大きな半導体装置において、積層膜の高低差を緩和する。【解決手段】 一導電型の半導体基板101上に第1の絶縁膜を形成し、その一部を選択的に除去して周辺回路部用素子分離絶縁膜102とメモリーセル部用素子分離絶縁膜103とを形成する。次に、メモリーセル部用素子分離絶縁膜を含むメモリーセル領域にフローティングゲート電極104、コントロールゲート電極105及び電極分離絶縁膜106を形成する。次に、メモリーセル領域および周辺回路部用素子分離絶縁膜上を被覆して第2の絶縁膜107を形成し、メモリーセル領域以外の領域にマスクパターンを形成し、マスクパターンをマスクとして、第2の絶縁膜をエッチングしてコントロールゲート電極の側壁に側壁絶縁膜を形成する。

請求項（抜粋）：

一導電型の半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の一部を選択的に除去する工程と、前記第1の絶縁膜の一部を含む領域に所望の素子を構成するための膜を積層して凸部を形成する工程と、前記凸部および残りの前記第1の絶縁膜上を被覆して第2の絶縁膜を形成する工程と、前記第1の絶縁膜および第2の絶縁膜が形成された領域であって、前記凸部が形成された領域以外の所望の領域にマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記第2の絶縁膜をエッチングして前記凸部側壁の少なくとも一部に側壁絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/115 ,  H01L 21/3065 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 21/302 L ,  H01L 29/78 371

Fターム (23件)：

5F001AA25 ,  5F001AD60 ,  5F001AE08 ,  5F001AG28 ,  5F004AA11 ,  5F004DB02 ,  5F004DB03 ,  5F004EA12 ,  5F004EB02 ,  5F083EP02 ,  5F083EP23 ,  5F083ER22 ,  5F083GA28 ,  5F083GA30 ,  5F083JA32 ,  5F083NA08 ,  5F083PR03 ,  5F083PR21 ,  5F083ZA01 ,  5F101BA07 ,  5F101BD35 ,  5F101BE07 ,  5F101BH13