特許

J-GLOBAL ID：200903026776525701

増設メモリ装置

発明者： 今谷 拓郎 ,  荒木 勤 ,  塙 正宗 ,  草野 正信
出願人/特許権者： 日立マクセル株式会社
代理人 (1件)： 武 顕次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-245400
公開番号（公開出願番号）：特開平8-110876
出願日： 1994年10月11日
公開日（公表日）： 1996年04月30日
要約：

【要約】【目的】 大容量にして安価に製造でき、かつ消費電力が小さい増設メモリ装置を提供する。【構成】 コンピュータより送信されるデータを所定のデータブロックごとに格納するデータ記憶メモリ11〜14と、該データ記憶メモリに格納されたデータを前記データブロックごとに取り込んで論理演算し、当該データブロックのパリティデータを出力するパリティ生成回路21〜24とを備える。データ記憶メモリに対するライトアクセス時には、そのアクセス入力に同期してコンピュータより送信されたデータを所定のデータブロックごとにデータ記憶メモリに格納する。データ記憶メモリに対するリードアクセス時には、そのアクセス入力に同期してデータ記憶メモリに格納されたデータを所定のデータブロックごとに出力しコンピュータに送信すると共に、データ記憶メモリより出力されたデータをデータブロックごとにパリティ生成回路に取り込んで当該データブロックのパリティデータを論理演算し、前記コンピュータに送信する。

請求項（抜粋）：

コンピュータより送信されるデータを所定のデータブロックごとに格納するデータ記憶メモリと、該データ記憶メモリに格納されたデータを前記データブロックごとに取り込んで論理演算し、当該データブロックのパリティデータを出力するパリティ生成回路とを備え、前記データ記憶メモリに対するライトアクセス時には、そのアクセス入力に同期して前記コンピュータより送信されたデータを所定のデータブロックごとに前記データ記憶メモリに格納し、前記データ記憶メモリに対するリードアクセス時には、そのアクセス入力に同期して前記データ記憶メモリに格納されたデータを所定のデータブロックごとに出力し、前記コンピュータに送信すると共に、前記データ記憶メモリより出力されたデータをデータブロックごとに前記パリティ生成回路に取り込んで当該データブロックのパリティデータを論理演算し、前記コンピュータに送信することを特徴とする増設メモリ装置。