特許

J-GLOBAL ID：200903026827728513

ICテストパターン発生装置

発明者： 船倉 輝彦
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-236124
公開番号（公開出願番号）：特開平5-072286
出願日： 1991年09月17日
公開日（公表日）： 1993年03月23日
要約：

【要約】【目的】 何等大きなメモリ空間を要することなく、1チャンネル入出力試験が可能で、しかも装置全体のメモリ容量の低減が可能な安価なICテストパターン発生装置を得る。【構成】 ロジックシリアルパターンを発生するパターンメモリアドレス発生器2及びロジックシリアルパターンメモリ3と、パラレルのメモリパターンを発生するメモリパターン発生器5と、パラレルのメモリパターンをシリアルのメモリパターンに変換するシフトレジスタ11aと、ロジックシリアルパターンとシリアルのメモリパターンを選択的にテストパターンとして出力するピンパターンセレクタ7a〜7nとを備え、シリアルのメモリパターンにより1チャンネル入出力試験を行う。

請求項（抜粋）：

ロジックシリアルパターンを発生する第1のパターン発生手段と、パラレルのメモリパターンを発生する第2のパターン発生手段と、上記パラレルのメモリパターンをシリアルのメモリパターンに変換する第1の変換手段と、上記ロジックシリアルパターンと上記シリアルのメモリパターンを選択的にテストパターンとして出力する第1の選択手段とを備えたことを特徴とするICテストパターン発生装置。