特許
J-GLOBAL ID：200903026898880340
自己整合型薄膜トランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-334785
公開番号（公開出願番号）：特開平6-188263
出願日： 1992年12月16日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 プレーナ構造を有する自己整合型薄膜トランジスタの製造方法に関し、スループットの向上を目的とする。【構成】 ガラス基板1上に形成された動作層となる半導体薄膜2上に、端面が自己整合するゲート絶縁膜3とゲート電極4と若しくは更に被覆絶縁膜7とが順次積層された積層パターンを形成する工程、該積層パターン形成面の少なくとも該ゲート絶縁膜3の端面若しくはゲート絶縁膜3の端面及び被覆絶縁膜7の表面を除く表出面上に選択的に、ソース及びドレイン領域となる不純物のドープされた多結晶シリコン層9を、該ゲート絶縁膜3の膜厚より薄く堆積させる工程を有するよう構成する。
請求項（抜粋）：
ガラス基板上に形成された動作層となる半導体薄膜上に、端面が自己整合するゲート絶縁膜とゲート電極との順次積層された積層パターンを形成する工程、該積層パターン形成面の少なくとも該ゲート絶縁膜の端面を除く表出面上に選択的に、ソース及びドレイン領域となる不純物のドープされた多結晶シリコン層を、該ゲート絶縁膜の膜厚より薄く堆積させる工程を有することを特徴とする自己整合型薄膜トランジスタの製造方法。
IPC (3件)：
H01L 21/336
, H01L 29/784
, G02F 1/136 500
