特許
J-GLOBAL ID：200903026930349970
DRAMセルのキャパシタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-087117
公開番号（公開出願番号）：特開平11-312792
出願日： 1999年03月29日
公開日（公表日）： 1999年11月09日
要約：
【要約】【課題】 ストレージ電極コンタクトホールとストレージ電極を自己整列させるDRAMセルキャパシタの製造方法を提供する。【解決手段】 本発明は、第1絶縁層108内にビットラインを有するように形成する段階と、絶縁層とエッチング選択比を有する第1物質層110を形成する段階と、第2物質層上にストレージ電極形成用リーバスパターンを形成する段階と、第1オープニング117を形成する段階と、リーバスパターン116を除去する段階と、第1導電層にスペーサ118を形成する段階と、第2オープニング119を形成する段階と、第2オープニング及び第1オープニングを形成する段階と、第2絶縁層の上部表面が露出されるように第2導電層及び第2物質層114を平坦化エッチングする段階と、第2絶縁層112を除去し第2オープニングに自己整列ストレージ電極122を形成する段階とを含むことを特徴とする。
請求項（抜粋）：
ゲート電極が形成された半導体基板上に第1絶縁層を形成し、前記第1絶縁層内にビットラインを有するように形成する段階と、前記第1絶縁層上に第2絶縁層を間に置いて、前記絶縁層と、エッチング選択比を有する第1物質層を順序に形成する段階と、前記第2物質層上にストレージ電極形成用リーバスパターンを形成する段階と、前記リーバスパターンをマスクとして使用して第2物質層、第2絶縁層、そして第1物質層を順序にエッチングして少なくとも1つの第1オープニングを形成する段階と、前記リーバスパターンを除去する段階と、前記第1オープニングの両側壁に前記第1絶縁層とエッチング選択比を有する第1導電層にスペーサを形成する段階と、前記第2物質層及び導電層スペーサをマスクとして使用して前記第1絶縁層をエッチングして少なくとも1つの第2オープニングを形成する段階と、前記第2オープニング及び第1オープニングを形成する段階と、前記第2絶縁層の上部表面が露出されるように前記第2導電層及び第2物質層を平坦化エッチングする段階と、前記第1物質層をエッチング停止層として第2絶縁層を除去して前記第2オープニングに自己整列ストレージ電極を形成する段階とを含むことを特徴とするDRAMセルキャパシタの製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
