特許

J-GLOBAL ID：200903026939885085

半導体集積回路装置の製造方法

発明者： 武田 実
出願人/特許権者： ソニー株式会社
代理人 (1件)： 尾川 秀昭
公報種別：公開公報
出願番号（国際出願番号）：特願平3-042539
公開番号（公開出願番号）：特開平5-013595
出願日： 1991年02月13日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 微細なコンタクトホールを有する超LSIメモリ等の半導体集積回路装置の製造方法において、コンタクトホールをセルフアラインにより微細且つ高密度に形成する。【構成】 オフセット絶縁膜を有するゲート電極の側面にサイドウォールを形成した後層間絶縁膜を形成し、溝形成用レジスト膜をマスクとするエッチングにより該層間絶縁膜に配線溝を形成し、更に該レジスト膜を除くことなくコンタクトホール形成用のレジスト膜を形成し、両レジスト膜をマスクとしてエッチングすることによりコンタクトホールを形成し、レジスト膜除去後配線膜を選択成長、ブランケット成長により形成する。【効果】 コンタクトホールを、レジスト膜を用いたリソグラフィ技術の解像限界を超えて小さくでき、延いてはコンタクトホールの配線密度を高くできる。

請求項（抜粋）：

オフセット絶縁膜を上面に有するゲート電極の側面にサイドウォールを形成した後、半導体基板表面に層間絶縁膜を形成する工程と、上記層間絶縁膜上に、後で形成するコンタクトホールを通して半導体基板表面部の拡散層と接続される配線層のネガのパターンを有する溝形成用レジスト膜を形成し、該レジスト膜をマスクとして層間絶縁膜を該層間絶縁膜の膜厚により薄くエッチングして配線溝を形成する工程と、上記溝形成用レジスト膜上にコンタクトホールを形成すべき部分を覆わないパターンのコンタクトホール形成用レジスト膜を形成し、該レジスト膜及び上記溝形成用レジスト膜をマスクとして層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、上記各レジスト膜を除去した後、上記コンタクトホール及び上記配線溝を埋める配線膜を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/90 ,  H01L 21/28 ,  H01L 21/3205

引用特許：

審査官引用 (2件)

• 特開昭50-155001
  
• 特開昭61-229062