特許

J-GLOBAL ID：200903026943462997

インターフェース装置および方法並びに通信アダプタ

発明者： ゴードン・テイラー・デイビス ,  ドナルド・ジョーゼフ・ドナヒー ,  ローレンス・ヴィクター・マークス ,  チャリス・ルエラン・プリントン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-031414
公開番号（公開出願番号）：特開平7-006107
出願日： 1994年03月01日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】 送信および受信処理を識別する要求元IDを使用して通信アダプタ内のパケット・メモリと複数の通信チャネルの間でのデータ転送を制御するプロセッサ・ベースのパケット・メモリ・インターフェース(PMI)を提供する。【構成】 このPMIは、通信アダプタを使って読取動作および書込動作を実行するように構成されたマイクロプロセッサによって制御される。このマイクロプロセッサは、サポートできる通信チャネルの数が通信アダプタによって扱える要求元IDの数に制限されないように、パケット・メモリ内に複数ブロックのメモリを予約するように構成される。プロセッサ・ベースのPMIには、パケット・メモリ内の予約されたメモリのブロックを指示するポインタを記憶し、通信チャネルと通信アダプタの間で転送されるパケット・データを一時的に格納するRAMも含まれる。

請求項（抜粋）：

送信処理または受信処理を識別する一意的な参照番号である1つまたは複数の要求元IDを使用して、通信アダプタ内のパケット・メモリと複数の通信チャネルとの間でのデータ転送を制御する、プロセッサ・ベースのインターフェース装置であって前記通信アダプタで読取動作および書込動作を実行し、並行処理の数が前記通信アダプタによって扱うことのできる要求元IDの数に制限されることなく前記パケット・メモリ内で少なくとも1ブロックのメモリを予約する、プロセッサと、前記プロセッサに結合され、パケット・メモリ内の前記少なくとも1ブロックのメモリを指示する少なくとも1つのポインタを記憶し、前記通信チャネルと通信アダプタとの間で転送するパケット・データを一時的に記憶する、プロセッサRAMとを具備する、インターフェース装置。

IPC (3件)：

G06F 13/00 353 ,  H04L 12/56 ,  H04L 29/10

FI (2件)：

H04L 11/20 102 Z ,  H04L 13/00 309 Z