特許
J-GLOBAL ID：200903027044005507
位相周波数比較回路およびPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-166019
公開番号（公開出願番号）：特開平11-017535
出願日： 1997年06月23日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 位相周波数比較回路におけるリセット信号の発生タイミング遅延およびリセットパルス幅を実効的に削減し、PLL回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させる。【解決手段】 位相周波数比較回路に、入力クロックおよび帰還クロックの立上がりもしくは立下がりを検出してパルスを形成するパルス発生回路を設け、入力クロックおよび帰還クロックでラッチ動作する一対のフリップフロップをパルス発生回路からのパルスに基づいてフィードフォワード方式でリセットさせるようにした。
請求項（抜粋）：
第1の入力クロックおよび第2の入力クロックの立上がりもしくは立下がりを検出してそれぞれパルスを形成する第1および第2のパルス発生回路と、上記第1の入力クロックおよび第2の入力クロックでそれぞれラッチ動作して位相の進みに対応した信号および位相の遅れに対応した信号を出力する第1および第2のフリップフロップと、上記第1パルス発生回路で形成されたパルスと上記第1フリッププロップの出力とを合成する第1の信号合成回路と、上記第1パルス発生回路で形成されたパルスと上記第1フリッププロップの出力とを合成する第2の信号合成回路とを備え、上記第1信号合成回路の出力信号が上記第2フリップフロップのラッチ動作を禁止するリセットとして供給され、上記第2信号合成回路の出力信号が上記第1フリップフロップのラッチ動作を禁止するリセット信号として供給されるように構成されていることを特徴とする位相周波数比較回路。
IPC (2件)：
FI (2件)：
H03L 7/08 D
, H03K 5/26 P
