特許
J-GLOBAL ID：200903027083675331
メモリシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-072483
公開番号（公開出願番号）：特開2001-256175
出願日： 2000年03月10日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 伝送信号線上での信号反射を抑えて、高速アクセスを可能にするメモリシステムを提供する。【解決手段】 メモリシステムは、システムボード(101)に、メモリ動作を制御可能なコントローラ(102)と、メモリモジュール(1)を装着可能なメモリコネクタ(104A,104B)とを備える。メモリモジュールはモジュールデータ配線とモジュール電源配線とに接続された複数のメモリチップ(11)を有する。各メモリモジュールのモジュールデータ配線はコネクタ内の直列経路(133,135)を介して一連に接続され、個々のモジュールデータ配線は、システムボード上のシステムデータ配線(107)に対する分岐配線を構成しない。したがって、システムボード上のデータ配線からの分岐に起因するような信号反射を生じない。電源はコネクタ内の並列経路(138,139)を介してシステムボードから並列的に供給されるから、電源の供給が安定化する。
請求項（抜粋）：
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、前記メモリモジュールは第1のモジュール配線と第2のモジュール配線とに接続された複数のメモリチップを有し、前記メモリコネクタは、装着された複数のメモリモジュールの第1のモジュール配線をメモリモジュール間で直列的に接続する直列経路と、装着された複数のメモリモジュールの第2のモジュール配線に並列的に接続する並列経路とを有し、前記システムボードは前記直列経路に接続する第1のシステム配線と、前記並列経路に共通接続する第2のシステム配線とを有して成るものであることを特徴とするメモリシステム。
IPC (2件)：
G06F 13/16 510
, G06F 1/18
G06F 13/16 510 A
, G06F 1/00 320 F
