特許
J-GLOBAL ID：200903027158516552
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-083626
公開番号（公開出願番号）：特開平5-290577
出願日： 1992年04月06日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】 CMOSゲートアレイを構成するベーシックセル段を有するRAMにおいて、データ入出力ポートの位置が異なるRAMを容易に設計でき、半導体チップ上にRAMを配置する際の制約を緩和する。【構成】 ベーシックセル段を有するメモリセルをX方向にn個配列し、奇数番目のメモリセルのMOSトランジスタのゲートに第1のワード線を接続し、偶数番目のメモリセルのMOSトランジスタのゲートに第2のワード線を接続し、X方向に、互いに隣接する奇数番目のメモリセルの第2のビット線と偶数番目のメモリセルの第1のビット線を共有するようにn+1本のビット線を有し、ワード線をX方向に、ビット線をY方向に配線する。
請求項（抜粋）：
CMOSゲートアレイを構成するベーシックセル段の同一チャネルのトランジスタが直列接続される方向をX方向とし、X方向に垂直な方向をY方向とし、ベーシックセル段の形状がY軸に対して非対称であり、Y方向に隣接する複数のベーシックセル段がX軸に対して対称となるベーシックセル段を有し、ベーシックセル段のPMOSトランジスタ及びNMOSトランジスタで構成される第1、第2のインバータと、第1、第2のMOSトランジスタを有し、第1のインバータの出力を第2のインバータの入力に接続し、第2のインバータの出力を第1のインバータの入力に接続してデータ保持ループを構成し、このデータ保持ループの一方の接点に第1のMOSトランジスタのソースを接続し、この第1のMOSトランジスタのドレインを第1のビット線に接続し、前記データ保持ループの他方の接点に第2のMOSトランジスタのソースを接続し、この第2のMOSトランジスタのドレインを第2のビット線に接続してメモリセルを構成し、前記メモリセルをX方向にn個並べ、奇数番目のメモリセルの前記第1、第2のMOSトランジスタのゲートに第1のワード線を接続し、偶数番目のメモリセルの前記第1、第2のMOSトランジスタのゲートに第2のワード線を接続し、X方向に互いに隣接する奇数番目のメモリセルの第2のビット線と偶数番目のメモリセルの第1のビット線を共有するようにn+1本のビット線を有し、前記第1、第2のワード線をX方向に配線し、前記n+1本のビット線をY方向に配線し、RAMのメモリセルアレイ1行を上記X方向に並んだn個のメモリセルで構成したことを特徴とする半導体集積回路装置。
IPC (4件)：
G11C 11/41
, H01L 27/118
, H01L 27/10 481
, H03K 19/173
G11C 11/34 345
, H01L 21/82 M
