特許

J-GLOBAL ID：200903027194211350

半導体記憶装置

発明者： 尾崎 徹 ,  高島 大三郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-302814
公開番号（公開出願番号）：特開平7-161829
出願日： 1993年12月02日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】簡単な構造でノイズを低減できる対ビット線方式の半導体記憶装置を提供すること。【構成】2本のビット線BL1,BL2からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線と、対ビット線とワード線の各交点位置に設けられ、MOSトランジスタTrとキャパシタCとからなるメモリセルとを有し、上記対ビット線が、その一方のビット線が他方のビット線よりも上に位置し、且つその長手方向に関して前記2本のビット線の上下関係が変化し、上記MOSトランジスタTrが、その一方のソース・ドレインが対ビット線の下側のビット線に接続され、他方のソース・ドレインがキャパシタCの蓄積ノード電極に接続され、上記キャパシタCのプレート電極PLが、対ビット線を構成する2本のビット線間に形成されていることを特徴とする。

請求項（抜粋）：

2本のビット線からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線と、前記対ビット線と前記ワード線との各交点位置に設けられ、スイッチングMOSトランジスタとメモリキャパシタとからなるメモリセルとを有しており、前記対ビット線は、その一方のビット線が他方のビット線よりも上に位置し、且つその長手方向に関して前記2本のビット線の上下関係が変化し、前記スイッチングMOSトランジスタは、ソース・ドレインの一方が前記対ビット線の下側のビット線に接続され、他方が前記メモリキャパシタの蓄積ノード電極に接続され、前記メモリキャパシタのプレート電極は、前記対ビット線を構成する前記2本のビット線間に形成されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/10 325 E ,  H01L 27/10 325 P