特許
J-GLOBAL ID：200903027231710591
並列処理アーキテクチャおよびそれを用いた並列処理プロセッサ
発明者：
出願人/特許権者：
,
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2007-211904
公開番号（公開出願番号）：特開2009-048306
出願日： 2007年08月15日
公開日（公表日）： 2009年03月05日
要約：
【課題】並列処理プロセッサをFPGAで構成し単体プロセッサ内でプログラムのプロセスを並列処理する。【解決手段】プロセッサにプロセス管理用レジスタと汎用の内部スタックレジスタとメモリとリンクを設け、実行するプログラムのプロセス識別番号をプロセス管理用レジスタとメモリで管理し、プロセスの識別番号をメモリ上でリンク構造のスケジューリングリストに形成することによりプロセス間を連結し、プロセスの切り替えやプロセス間のチャンネル通信を実行する。【選択図】図1
請求項（抜粋）：
オッカム言語でプログラムを実行する並列処理プロセッサの並列処理アーキテクチャであって、上記並列プロセッサは、上記プログラムを構成する基本単位で逐次的に実行されるプロセスの実行前の初期段階で該プロセスの開始命令が実行されると上記プロセスを生成し、該プロセス待ちのキューが無いときは生成した上記プロセスを実行して該プロセスの終了命令で終了し、または上記プロセスの実行中にチャンネル通信の提起やタイムアウト処理または停止命令が実行されるとアイドリング状態となり相手プロセスのチャンネルの応答を見るため待機し、上記プロセスを生成した後プロセス待ちが無いとき、上記プロセスの識別番号を上記プロセス待ちのキューの末尾に追加して待機し、待機中に上記プロセス待ちのキュー内で上記プロセスの識別番号が進み、待機中の上記プロセスが先頭プロセスになると先頭待機時のプロセスが切り替えられて該プロセスが実行され終了命令により終了し、上記初期段階に遷移する
並列処理アーキテクチャ。
IPC (2件)：
FI (2件)：
Fターム (4件)：
5B057CH04
, 5B057CH11
, 5B057CH14
, 5B057CH16
出願人引用 (2件)
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特開昭63-501986号公報
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特開平3-263164号公報
審査官引用 (7件)
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引用文献：
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