特許
J-GLOBAL ID：200903027236651399
フラッシュメモリ制御方式
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-274715
公開番号（公開出願番号）：特開平8-138391
出願日： 1994年11月09日
公開日（公表日）： 1996年05月31日
要約：
【要約】【構成】フラッシュメモリのブロック消去時にセットされるブロック消去フラグ5、及びこのフラグの制御を行うフラグセット回路6を設け、その内容をステータスレジスタ7を通し、MPU1から確認できるようにする。【効果】エラーを検出したフラッシュメモリのブロックが既に書き込み済であるかをMPUから認識できるようになるため、エラー検出時にそれがメモリ自身の異常であるか否かを判断でき、異常解析に有効であり、保守性の向上が図れる。
請求項（抜粋）：
電気的書き込み/電気的消去が可能な読み出し専用メモリであり、メモリの内容が複数個のブロックに分割され、各ブロック単位で消去/書き込み可能なフラッシュメモリと、前記フラッシュメモリに対してデータの読み出し,書き込みを行うマイクロプロセッサユニット、及び前記マイクロプロセッサユニットが前記フラッシュメモリに対して書き込み/読み出しを行った場合、前記マイクロプロセッサユニットからのフラシュメモリアクセスの検知を行うアドレスデコーダにより構成されるマイクロコンピュータシステムにおいて、前記フラッシュメモリの構成をプログラム又はデータを記憶しておくためのデータ領域と、前記データ領域に記憶されている内容に従って決定されるチェックコードを記憶するためのチェックコード領域の二つによる構成とするとともに、フラッシュメモリのブロック消去を行った場合、ブロック消去済であり、前記フラッシュメモリに格納されているデータが無効であることを示すブロック消去フラグをブロック毎に設け、その内容を前記マイクロプロセッサユニットが認識できるブロック消去レジスタ機構を設けることで、前記フラッシュメモリの状態を管理できるようにすると共に、前記チェックコードによるエラーチェック機能を有効に活用できるようにしたことを特徴とするフラッシュメモリ制御方式。
IPC (2件)：
G11C 16/06
, G06F 12/16 310
