特許

J-GLOBAL ID：200903027265521186

半導体装置およびその製造方法

発明者： 冨士原 明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-032028
公開番号（公開出願番号）：特開2000-232044
出願日： 1999年02月09日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 半導体基板のクラックや割れが生じにくく、位置合わせ精度を向上させることができる半導体装置の製造方法を提供すること。【解決手段】 半導体基板の表面に表面回路パターン2を形成するとともに、位置合わせ用パターン3aを形成し、前記位置合わせ用パターン3aとその周辺領域上に金属または誘電体を堆積させて裏面用位置合せマーク3を形成したのち、前記半導体基板の裏面の前記裏面用位置合せマーク3と対向する領域内に、前記裏面用位置合せマーク3に到達する垂直貫通溝4を形成して前記半導体基板の裏面側に前記裏面用位置合せマーク3を露出させ、前記裏面用位置合せマーク3を基準として、裏面回路パターンを形成する半導体装置の製造方法とする。

請求項（抜粋）：

半導体基板の表面に、表面回路パターンと金属膜または誘電体膜からなる裏面用位置合せマークとを備え、前記裏面用位置合せマークの裏面には、凹凸が設けられ、前記半導体基板の裏面の前記裏面用位置合せマークと対向する領域内に、前記裏面用位置合せマークに到達して、前記半導体基板の裏面側に前記裏面用位置合せマークを露出させる貫通溝を有し、前記半導体基板の裏面に、裏面回路パターンを有することを特徴とする半導体装置。

Fターム (9件)：

5F046AA15 ,  5F046AA20 ,  5F046DB05 ,  5F046EA18 ,  5F046EA21 ,  5F046EA30 ,  5F046EB01 ,  5F046EB10 ,  5F046FC09

引用特許：

審査官引用 (2件)

• 特開昭63-158854
  
• 特開昭63-158854