特許
J-GLOBAL ID：200903027271415614
イメージ/ビデオ処理のためのプロセス・パイプライン・アー キテクチャ
発明者：
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出願人/特許権者：
代理人 (1件)：
頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-084663
公開番号（公開出願番号）：特開平6-187434
出願日： 1993年04月12日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】別個のプロセス・パイプライン機能の境界でプロセス・パイプライン内にデータ緩衝記憶及び局所制御機能が挿入されるプロセス・パイプライン・アーキテクチャを提供すること。【構成】順次プロセス・パイプライン(12)は、イメージ・データ入力バッファ(28)、イメージ・データ出力バッファ(26)及びアドレス・バッファ(34)を含む、複数のバッファを介してCODEC(24) に接続された最初の処理ステージ(30)を有する。該アドレス・バッファは、イメージ・メモリ(22)内のアドレスのブロックの最初のアドレスをそれぞれ識別するアドレスを記憶する。該イメージ・メモリ内のアドレスのブロックの各々は圧縮解除されたイメージ・データのブロックを記憶する。局所制御装置(18)は該アドレス・バッファへのアドレスの書込みに応答して、離散コサイン変換プロセス及び離散コサイン変換量子化プロセスを実行する CODECの動作を開始する。
請求項（抜粋）：
データ処理システムで用いる順次プロセス・パイプラインであって、データ・ブロックとして構成されたデータに関するプロセスをそれぞれ実行する複数の処理ステージであって、前記複数の処理ステージはそれらの間でデータ・ブロックを引渡すために互いに直列に接続され、前記処理ステージの最初のステージが、データ処理システム資源捕捉境界で、第1のデータ速度で該データ処理システムからのデータを入力しかつ該データ処理システムにデータを出力するために該データ処理システムに接続され、前記処理ステージの最後のステージが、該第1のデータ速度と異なる第2のデータ速度で動作するデータ・ソース及び(又は)データ・シンクに接続される複数の処理ステージと、前記処理ステージの各々は該処理ステージと隣接処理ステージの間に挿入されたデータ・バッファ手段を備え、前記最初の処理ステージは更に該データ処理システム資源捕捉境界と該最初の処理ステージの間に挿入されたインタフェース・データ・バッファ手段を備え、隣接する処理ステージの間に挿入される前記データ・バッファ手段の各々のサイズは、プロセス(i) を実行する処理ステージの場合、iをプロセス・パイプラインで処理ステージに関連したプロセス・シーケンス番号とし、Pmaxをプロセス(i) によりデータ・ブロックを完全に処理するのに必要な最大時間とし、RP(i)をプロセス(i)により生じたデータ速度とし、RP(i+1) を後続のプロセス(i+1)からのデータ速度とすると、関係式:【数1】SIZE OF BUFFER(i) = (RP(i) - RP(i+1)) x Pmaxに従って決定される順次プロセス・パイプライン。
IPC (4件)：
G06F 15/66
, G06F 15/66 330
, H04N 7/133
, G06F 9/38 310
