特許
J-GLOBAL ID：200903027283237401
階層的同期制御装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
本間 崇
公報種別：公開公報
出願番号（国際出願番号）：特願平4-149153
公開番号（公開出願番号）：特開平5-342174
出願日： 1992年06月09日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】複数個のプロセッサを並列動作させる際の同期制御方式に関し、複数個のプロセッサをさまざまな組み合わせに分割し、並列処理システムの構成を柔軟に変更するために必要な同期制御のための装置を提供することを目的とする。【構成】階層的に設置するための回路であって、少なくとも一つの同期信号を入力すると共に、各入力信号に対して所定の演算を行なう手段と、その演算結果を、少なくとも一つの同期信号として出力する手段とを持つ同期基本回路を設けることにより構成する。
請求項（抜粋）：
少なくとも二つのプロセッサを擁し、その一のプロセッサは、他のプロセッサが出力する同期信号に基いて、また、前記他のプロセッサは、前記一のプロセッサが出力する同期信号に基いて、あるいは、これら同期信号の組み合わせに基づいて、処理を進めるよう構成された並列処理システムにおいて、階層的に設置するための回路であって、少なくとも一つの同期信号を入力すると共に、各入力信号に対して所定の演算を行なう手段と、その演算結果を、少なくとも一つの同期信号として出力する手段とを持つ同期基本回路を設けることを特徴とする階層的同期制御装置。
引用特許：
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