特許
J-GLOBAL ID：200903027287903147
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-299440
公開番号（公開出願番号）：特開平6-151783
出願日： 1992年11月10日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】メモリセルアレイ領域と周辺回路領域の境界部で生じる側壁絶縁膜残りの遊離してゴミとなるのを防ぐことができ、又境界部に生じる段差部での多結晶シリコン等のエッチング残りによるゴミ発生も防止でき、より歩留り及び信頼性の高い半導体装置が得られる製造方法を提供することにある。【構成】周辺回路領域のゲート電極8を形成した後、全面に酸化膜13を堆積し、エッチバックを行って側壁絶縁膜14を形成する。この時メモリセルアレイ領域を覆っている多結晶シリコン層8bの端部にも側壁絶縁膜14aが形成される。次に、周辺回路領域をホトレジストで覆って二重ゲート電極を形成するが、レジストパターンはメモリセルアレイ領域を覆っている第2の多結晶シリコン層の端部まで延在させておく。これにより、ライン状のダミーパターン16が形成され、側壁絶縁膜14aが遊離するのを防止できる。
請求項（抜粋）：
半導体基板にメモリセルアレイ領域と周辺回路領域の各素子領域を区画するフィールド絶縁膜を形成する工程と、前記素子領域に第1のゲート絶縁膜を形成する工程と、前記メモリセルアレイ領域の所定の位置の前記第1のゲート絶縁膜上に第1の多結晶シリコン層を形成する工程と、前記周辺回路領域の前記第1のゲート絶縁膜を除去する工程と、前記第1の多結晶シリコン層上及び前記第1のゲート絶縁膜を除去した前記周辺回路領域の半導体基板上に第2のゲート絶縁膜を形成する工程と、前記半導体基板全面に第2の導電層を形成する工程と、前記周辺回路領域の所定の位置に前記第2の導電層からなる一層のゲート電極を形成する工程と、前記半導体基板全面に絶縁膜を堆積せしめ、前記半導体基板にほぼ垂直にエッチングガスを入射せしめて前記絶縁膜のドライエッチングを行って前記一層のゲート電極並びに前記メモリセルアルイ領域を覆っている第2の導電層端部の側面及びその近傍のみを覆うが如く側壁絶縁膜を形成する工程と、メモリセルアレイ領域の所定の位置に前記第2の導電層及び前記第1の多結晶シリコン層からなる二層構造のゲート電極を形成するとともに、前記メモリセルアレイ領域と前記周辺回路領域の境界部に前記メモリセルアレイ領域を覆っている第2の導電層端部を一端とし、前記第2の導電層からなるライン状のダミーパターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/115
, H01L 21/316
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 21/94 A
, H01L 29/78 371
