特許
J-GLOBAL ID：200903027289552562
半導体集積回路装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-320157
公開番号（公開出願番号）：特開2002-134740
出願日： 2000年10月20日
公開日（公表日）： 2002年05月10日
要約：
【要約】【課題】 ソース、ドレインの接合深さを浅くすることにより、MISFETのオフ電流を低減し、また、閾値電圧Vthのばらつきを防止する技術を提供する。【解決手段】 半導体基板1上にn型シリコン層2aをエピタキシャル成長により形成し、さらに、CoSi2層6および酸化シリコン膜7を形成した後、シリコン層2aの中央部に開口部8を形成し、開口部8内にタングステン膜等を埋め込むことによりゲート電極10aを形成する。その結果、n型シリコン層2aで構成されるソース、ドレインの接合深さを浅くすることができる。
請求項（抜粋）：
(a)半導体基板上に形成されたn型もしくはp型の不純物を有するエピタキシャル層と、(b)前記n型もしくはp型の不純物を有するエピタキシャル層の中央部に形成され、前記半導体基板をその底面とする開口部と、(c)前記開口部底面および側面に形成されたゲート絶縁膜と、(d)前記開口部内のゲート絶縁膜上に形成されたゲート電極と、を有することを特徴とする半導体集積回路装置。
FI (3件)：
H01L 29/78 301 V
, H01L 29/78 301 R
, H01L 29/78 301 S
5F040DA17
, 5F040DA18
, 5F040DB03
, 5F040DC01
, 5F040EC04
, 5F040EC08
, 5F040EC10
, 5F040EC20
, 5F040ED03
, 5F040ED04
, 5F040EE04
, 5F040EF09
, 5F040EH02
, 5F040EH07
, 5F040EK05
