特許
J-GLOBAL ID：200903027292971355
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-081973
公開番号（公開出願番号）：特開平6-295983
出願日： 1993年04月08日
公開日（公表日）： 1994年10月21日
要約：
【要約】【目的】 本発明は、MOSあるいはBiSMOSトランジスタとキャパシタ部とを同一半導体基板上に有する半導体装置の主に製造方法に関するもので、素子特性の不具合(例えばゲート酸化膜やキャパシタ絶縁膜の耐圧特性劣化)をきたすことなく、製造工程数を削減することを目的とする。【構成】 本発明は、半導体基板1上にN形ポリシリコン層9とシリサイド層からなるゲート電極91とキャパシタの第1電極41を形成し、その上にスパッタシリコン例えばアモルファスシリコン膜形成して、それを酸化処理することによって酸化膜にしてキャパシタ絶縁膜16にするようにしたものである。その上にキャパシタの第2電極をN形ポリシリコンで形成する。
請求項（抜粋）：
キャパシタとMOSトランジタとを同一半導体基板上に有する半導体装置の製造方法として、(a)半導体基板上の所定領域に、フィールド絶縁膜と前記トランジスタのゲート絶縁膜となる絶縁膜を形成し、その上に第1の導電性膜、さらにその上に高融点金属シリサイド膜を形成する工程と、(b)前記第1の導電性膜と高融点金属シリサイド膜との積層膜をパターニングして、該積層膜によるトランジスタのゲート電極を所定領域に形成するとともに、前記フィールド絶縁膜上に前記積層膜によるキャパシタの下部電極を形成する工程と、(c)少なくとも、前記キャパシタ下部電極上にシリコン膜を生成し、該シリコン膜を熱処理により絶縁膜にする工程と、(d)前記絶縁膜上に第2の導電性膜でキャパシタの上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
前のページに戻る
