特許
J-GLOBAL ID：200903027312416442
半導体記憶装置およびその製法
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-344493
公開番号（公開出願番号）：特開平6-196712
出願日： 1992年12月24日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 フローティングゲートとコントロールゲートとを有する不揮発性メモリセルからなり、各メモリセルのソース領域が半導体領域で連結されてソースラインとされる半導体記憶装置のソースラインの抵抗を低下させることにより、書込み電圧を低減化すると共に書込みのバラツキをなくする。【構成】 各メモリセルのソース領域11同士を半導体基板1の不純物領域で連結するソースラインSにおける第2のポリシリコン層8のエッチングの際に半導体基板1がエッチングされる部分に、あらかじめ高濃度の不純物領域6を深く形成しておくことにより、リセス9が形成されてもソースラインSの抵抗を低減化させる。
請求項（抜粋）：
半導体基板に設けられたドレイン領域およびソース領域と、該ドレイン領域およびソース領域とのあいだの前記半導体基板表面上にトンネル絶縁膜を介して順次設けられたフローティングゲート、層間絶縁膜およびコントロールゲートとからなるメモリセルがマトリックス状に形成され、横または縦方向に隣り合うメモリセルの各ソース領域を前記半導体基板の不純物領域で連結してソースラインが形成されてなる半導体記憶装置であって、前記ソースラインにおける隣り合うメモリセルの各ソース領域のあいだに該各ソース領域の不純物濃度より濃い不純物領域が形成されてなる半導体記憶装置。
IPC (5件)：
H01L 29/788
, H01L 29/792
, G11C 16/02
, G11C 16/04
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 D
, H01L 27/10 434
