特許
J-GLOBAL ID：200903027364529156
半導体整流素子
発明者：
,
出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2005-219450
公開番号（公開出願番号）：特開2007-036052
出願日： 2005年07月28日
公開日（公表日）： 2007年02月08日
要約：
【課題】 ショットキー接合面での電界を緩和して耐圧を向上させつつ、順バイアス時のオン抵抗を下げることができる。【解決手段】 半導体整流素子は、n型SiC基板1上に形成されるn型SiCエピタキシャル層2と、SiCエピタキシャル層2上形成されるトレンチ3と、各トレンチ3の底部に位置するSiCエピタキシャル層2に形成されるp型の電界緩和層4と、隣接トレンチ3間のSiCエピタキシャル層2の上面にショットキー接合にて接続される第1ショットキー電極5と、トレンチ3の側壁上にショットキー接合にて接続される第2ショットキー電極6と、SiC基板1の裏面に形成されるカソード電極7とを備えている。第1ショットキー電極5のバリアハイトと第2ショットキー電極6のバリアハイトとの差分を、両者に同じ材料でかつ同じ製法からなる電極を形成した場合のバリアハイトの差分よりも小さくするため、オン抵抗をより低減できる。【選択図】 図1
請求項（抜粋）：
基板上に形成される半導体層と、
前記半導体層上の一部に形成されるトレンチの底部に位置する前記半導体層に形成され前記半導体層とは逆導電型の電界緩和層と、
前記トレンチに隣接する前記半導体層上にショットキー接合にて接続される第1電極と、
前記トレンチの側壁上にショットキー接合にて接続され前記第1電極に対して電気的に導通し、かつ前記第1電極とは異なる材料からなる第2電極と、
前記半導体層とは反対側の前記基板上に形成される第3電極と、を備え、
前記第1電極のバリアハイトと前記第2電極のバリアハイトとの差分は、前記第1電極と前記第2電極とが同じ材料であると仮定した場合の前記第1電極のバリアハイトと前記第2電極のバリアハイトとの差分より小さいことを特徴とする半導体整流素子。
IPC (2件)：
FI (2件)：
H01L29/48 F
, H01L29/48 D
4M104AA03
, 4M104BB04
, 4M104BB05
, 4M104BB06
, 4M104BB07
, 4M104BB09
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB18
, 4M104CC03
, 4M104FF03
, 4M104FF04
, 4M104FF31
, 4M104FF35
, 4M104GG03
, 4M104HH18
