特許
J-GLOBAL ID：200903027367162059
キャッシュメモリ試験方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-169049
公開番号（公開出願番号）：特開平9-016472
出願日： 1995年07月04日
公開日（公表日）： 1997年01月17日
要約：
【要約】【課題】 本発明はキャッシュメモリ試験方法に関し、同期制御を必要とせず、アクセス競合に絡む膨大なトランズアクションの試験であっても高速にアクセス源からキャッシュメモリへのアクセスを制御するキャッシュメモリ制御機構を試験可能とすることを目的とする。【解決手段】 各々がキャッシュメモリを有し、且つ、アクセス源となるプロセッサが複数主記憶装置に対して接続されているシステムにおいて、キャッシュメモリ間又はキャッシュメモリと主記憶装置との間のデータコヒレンシーを制御するキャッシュメモリ制御機構の試験方法であって、前記データコヒレンシーの制御における機構的な最小単位である制御単位をプロセッサの数に応じて分割し、分割された制御単位内に各プロセッサに固有で互いに異なる位置のキャッシュメモリ内のアクセス領域を割り当てる第1のステップと、各プロセッサが同じ制御単位内で各々に固有なアクセス領域に対してのみデータを書き込み読み出して、読み出したデータに基づいてキャッシュメモリ制御機構の試験を行う第2のステップとを含むように構成する。
請求項（抜粋）：
各々がキャッシュメモリを有し、且つ、アクセス源となるプロセッサが複数主記憶装置に対して接続されているシステムにおいて、該キャッシュメモリ間又は該キャッシュメモリと該主記憶装置との間のデータコヒレンシーを制御するキャッシュメモリ制御機構の試験方法であって、該データコヒレンシーの制御における機構的な最小単位である制御単位をプロセッサの数に応じて分割し、分割された該制御単位内に各プロセッサに固有で互いに異なる位置のキャッシュメモリ内のアクセス領域を割り当てる第1のステップと、各プロセッサが同じ制御単位内で各々に固有なアクセス領域に対してのみデータを書き込み読み出して、読み出したデータに基づいてキャッシュメモリ制御機構の試験を行う第2のステップとを含む、キャッシュメモリ試験方法。
IPC (4件)：
G06F 12/08
, G06F 12/08 310
, G06F 11/22 350
, G06F 12/16 310
G06F 12/08 S
, G06F 12/08 310 B
, G06F 11/22 350 D
, G06F 12/16 310 E
