クロック生成回路

発明者：
出願人/特許権者： ,
代理人 (1件)：恩田博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-060149
公開番号（公開出願番号）：特開平5-265588
出願日： 1992年03月17日
公開日（公表日）： 1993年10月15日
要約：

【要約】【目的】リロードタイマと任意デューティ比クロック生成の両動作を行う。【構成】データレジスタ1はデータバスDBからくる設定カウント値を保持する。カウンタ2はカウントクロックCL0を入力する度にカウント値をインクリメントする。比較回路3は設定カウント値とカウント値とを比較して一致した時に一致信号Fを出力する。フルカウント検出回路4はカウンタ2のカウント値がオーバーフローした時にフルカウント信号Eを出力する。リロードタイマ動作の場合、リセット回路5は一致信号Fが出力される度にカウンタ2をリセットさせ、出力生成回路6は一致信号Fが出力される度に反転するクロックOCを生成する。任意デューティ比クロック生成動作の場合、リセット回路5は一致信号Fまたはフルカウント信号Eが出力される度にカウンタ2をリセットさせ、出力生成回路6は一致信号Fまたはフルカウント信号Eが出力される度に反転するクロックOCを生成する。

請求項（抜粋）：

設定カウント値のデータを各ビット毎に書き込んで保持すると共に出力するデータレジスタ(1)と、カウントクロック(CL0)を入力する度にカウント値をインクリメントまたはデクリメントするカウンタ(2)と、前記データレジスタ(1)に保持されている設定カウント値と、前記カウンタ(2)のカウント値とを比較し、両者が一致した時に一致信号(F)を生成して出力する比較回路(3)と、前記カウンタ(2)のカウント値がオーバーフローした時にフルカウント信号(E)を生成して出力するフルカウント検出回路(4)と、リロードタイマ動作の場合は、前記比較回路(3)から一致信号(F)が出力される度に前記カウンタ(2)のカウント値をリセットさせ、任意デューティ比クロック生成動作の場合は、前記フルカウント検出回路(4)からフルカウント信号(E)が出力される度に前記カウンタ(2)のカウント値をリセットさせるリセット回路(5)と、リロードタイマ動作の場合は、前記一致信号(F)が出力される度に反転するクロック(OC) を生成して出力し、任意デューティ比クロック生成動作の場合は、前記一致信号(F)またはフルカウント信号(E)が出力される度に反転するクロック(OC) を生成して出力する出力生成回路(6)とからなることを特徴とするクロック生成回路。

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