特許

J-GLOBAL ID：200903027420970006

1チップマイクロコンピュータ

発明者： 水野 秀導
出願人/特許権者： ローム株式会社
代理人 (1件)： 佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-373724
公開番号（公開出願番号）：特開2001-188770
出願日： 1999年12月28日
公開日（公表日）： 2001年07月10日
要約：

【要約】【課題】 外部のシリアルメモリのインターフェースを内蔵した1チップマイクロコンピュータであって、端子数を削減したマイクロコンピュータを提供する。【解決手段】 インターフェース2と外部のシリアルメモリとの間で伝送される同期クロック信号線SK、データ受信用の信号線DI、データ送信用の信号線DO、チップセレクト信号線CSの各信号線と、バスアクノリッジ信号線、バスリクエスト信号線、I/Oリクエスト信号線、ウエイト信号線の各信号線とのどちらをそれぞれ端子P1、P2、P3、P4に接続するかを切り替える回路3を設け、上記2つの各信号線同士で1つの端子を共用させる。

請求項（抜粋）：

中央処理装置、主記憶装置、入出力ポート、及び、システムバスを1つのICチップに集積して成る1チップマイクロコンピュータにおいて、外部のシリアルメモリのインターフェースを内蔵しており、前記外部のシリアルメモリと前記インターフェースとの間で伝送される信号線と、バスアクノリッジ信号線、バスリクエスト信号線、I/Oリクエスト信号線、または、ウエイト信号線のうちの対応する信号線とのどちらを共通の端子に接続するかを切り替える手段を設けたことを特徴とする1チップマイクロコンピュータ。

IPC (4件)：

G06F 15/78 510 ,  G06F 15/78 ,  G06F 11/22 310 ,  G06F 11/22 340

FI (4件)：

G06F 15/78 510 E ,  G06F 15/78 510 F ,  G06F 11/22 310 D ,  G06F 11/22 340 C

Fターム (7件)：

5B048AA12 ,  5B048DD10 ,  5B048FF01 ,  5B062AA02 ,  5B062CC01 ,  5B062EE05 ,  5B062FF02