特許
J-GLOBAL ID：200903027446550730
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-137897
公開番号（公開出願番号）：特開平11-330397
出願日： 1998年05月20日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 本発明はストレージノードを備える半導体装置の製造方法に関し、小型のメモリICを高い歩留まりで製造することを目的とする。【解決手段】 シリコン酸化物で形成された第2TEOS層33の上部に窒化膜36を形成する。窒化膜36の上部に図示しない犠牲酸化層を形成する。犠牲酸化膜の所定部位を酸化膜エッチングにより除去して図示しないストレージノード形成スペースを形成する。ストレージノード形成スペースの内部に、容量性材料により、筒状のストレージノード38を形成する。ストレージノード38を取り巻くように残存する犠牲絶縁層を酸化膜エッチングにより除去する。
請求項（抜粋）：
第1の絶縁材料により基礎絶縁層を形成する基礎絶縁層形成ステップと、前記基礎絶縁層の上部に、前記第1の絶縁材料と異なる第2の絶縁材料によりエッチングストッパ膜を形成するストッパ膜形成ステップと、前記エッチングストッパ膜の上部に前記第1の絶縁材料により犠牲絶縁層を形成する犠牲絶縁層形成ステップと、前記エッチングストッパ膜が露出するまで前記犠牲絶縁層の所定部位を除去してストレージノード形成用スペースを形成するスペース形成ステップと、前記ストレージノード形成用スペース内に容量性材料によりストレージノードを形成するストレージノード形成ステップと、前記第1の絶縁材料の除去に適したエッチングにより前記ストレージノードを取り巻く前記犠牲絶縁層を除去する犠牲絶縁層除去ステップと、を備えることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
