特許
J-GLOBAL ID：200903027470796970
デイジタルフイルタ回路
発明者：
出願人/特許権者：
代理人 (1件)：
田辺 恵基
公報種別：公開公報
出願番号（国際出願番号）：特願平4-078600
公開番号（公開出願番号）：特開平5-243909
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】本発明は、デイジタルフイルタ回路において、半導体集積回路化する際の汎用性及び拡張性を向上するものである。【構成】第1の入力信号を遅延させる複数の第1の遅延手段の出力と、第2の入力信号を遅延させる複数の第2の遅延手段の出力とを、それぞれ複数の第1の加算手段で加算し、この結果得られる加算結果に乗算手段でそれぞれ所望の係数を乗算し、第2の加算手段で複数の乗算手段の出力及び第3の入力信号を加算して送出すると共に、複数のスイツチ手段で複数の第1及び第2の遅延手段のうち所望の遅延手段間を切り換えるようにしたことにより、フイルタ構成を容易に変更することができ、かくして半導体集積回路化する際の汎用性や拡張性を格段的に向上し得る。
請求項（抜粋）：
第1の入力端から入力される第1の入力信号を遅延させて第1の出力端から送出する複数の第1の遅延手段と、第2の入力端から入力される第2の入力信号を遅延させて第2の出力端から送出する複数の第2の遅延手段と、上記複数の第1の遅延手段の出力及び上記複数の第2の遅延手段の出力をそれぞれ加算する複数の第1の加算手段と、当該複数の第1の加算手段より送出される加算結果に、それぞれ所望の係数を乗算する複数の乗算手段と、当該複数の乗算手段の出力及び第3の入力端から入力される第3の入力信号を加算して第3の出力端から送出する第2の加算手段と、上記複数の第1及び第2の遅延手段のうち所望の上記遅延手段間を切り換え可能に接続する複数のスイツチ手段とを具えることを特徴とするデイジタルフイルタ回路。
IPC (2件)：
引用特許：
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