特許
J-GLOBAL ID：200903027483111941
デジタル信号検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-033415
公開番号（公開出願番号）：特開平6-251509
出願日： 1993年02月23日
公開日（公表日）： 1994年09月09日
要約：
【要約】【目的】 ビタビ復号回路のゲート数を減少する。【構成】 ビタビ復号回路の加減算回路15の前段に遅延回路11および比較器12を設け、入力信号x(n)と遅延信号x(n-1)の大小比較を行ない、ACS回路において比較器12の出力を基に複数のパスの尤度の大小判断を行なう。
請求項（抜粋）：
畳み込み符号の入力信号を受信する入力端子とビタビ復号回路のACS回路との間に、入力信号を所定の時間遅延させ遅延信号を得る遅延回路と、入力信号と遅延信号の大小比較を行なう比較回路とを設け、ACS回路においては前記比較回路の出力を基に複数のパスの尤度の大小判断を行なうことを特徴とするデジタル信号検出回路。
IPC (2件)：
G11B 20/18 102
, H03M 13/12
