特許
J-GLOBAL ID：200903027511685290
データラッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
福山 正博
公報種別：公開公報
出願番号（国際出願番号）：特願平10-363094
公開番号（公開出願番号）：特開2000-188526
出願日： 1998年12月21日
公開日（公表日）： 2000年07月04日
要約：
【要約】【課題】入力データ中の突発的又は定常的ノイズを回避して正しい入力データ値を高速にラッチ可能なデータラッチ回路を提供する。【解決手段】入力クロックをインバータ回路8、遅延回路9、10及び選択回路3、4、5にて複数のウィンドウ1、2、3を生成し、その間の入力データの変化点(ノイズ等)を検出する。変化点のないウィンドウにおける入力データをラッチ回路11でラッチして、出力データを得る。
請求項（抜粋）：
入力データを入力クロックに基づいてラッチして出力データを得るデータラッチ回路において、前記入力クロック期間を複数のウィンドウに分割するウィンドウ生成回路と、前記各ウィンドウ中の前記入力データのノイズの有無を検出するノイズ検出回路と、該ノイズ検出回路によるノイズのない前記入力データをラッチするラッチ回路とを備えることを特徴とするデータラッチ回路。
IPC (2件)：
FI (2件)：
H03K 3/037 Z
, G06F 3/00 X
