不揮発性半導体メモリのテスト方法及びテスト回路

発明者： ,
出願人/特許権者：
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-347645
公開番号（公開出願番号）：特開2000-173300
出願日： 1998年12月07日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】しきい値分布の最大値および最小値を高速に評価することを可能とした不揮発性半導体メモリのテスト方法及びテスト回路を提供する。【解決手段】メモリセルアレイ11と、各ビット線の電流変化を検出するしきい値検出回路ユニット14とを備えたテスト回路1を用い、複数のセルブロックから1本ずつの複数のワード線を選択し、非選択ワード線に読み出し電圧を与え、選択ワード線を同時に一方向に電圧掃引して、検出回路ユニット14によりビット線の電流変化を検出することにより、選択された複数のワード線と各ビット線に接続されるメモリトランジスタの中のしきい値の最小値を検出し、以下、各セルブロック内で選択されるワード線を順次切り替えて、選択された複数のワード線と各ビット線に接続されるメモリトランジスタの中のしきい値の最小値を検出する操作を繰り返すことにより、メモリセルアレイ11内のしきい値の最小値を判定する。

請求項（抜粋）：

直列接続された複数の不揮発性メモリトランジスタを含むNAND型セルが列方向にビット線を共有して複数のセルブロックに分けられて行列状に配置され、同一行のメモリトランジスタを共通駆動するワード線が配設されたメモリセルアレイと、このメモリセルアレイの各ビット線に接続されたビット線負荷、及び各ビット線の電圧を基準電圧と比較する比較器をそれぞれ含んで構成された複数のしきい値検出回路を持ち、且つ各比較器の対応する電流検出ノードが共通接続された検出回路ユニットとを備えたテスト回路を用いて、不揮発性半導体メモリのしきい値分布をテストする方法であって、前記複数のセルブロックから1本ずつの複数のワード線を選択し、残り全てのワード線にメモリトランジスタがオンする読み出し電圧を与え、前記選択された複数のワード線を同時に一方向に電圧掃引し、前記検出回路ユニットによりビット線の電流変化を検出することにより、前記選択された複数のワード線と各ビット線に接続されるメモリトランジスタの中のしきい値の最小値を検出し、以下、各セルブロック内で選択されるワード線を順次切り替えて、選択された複数のワード線と各ビット線に接続されるメモリトランジスタの中のしきい値の最小値を検出する操作を繰り返すことにより、前記メモリセルアレイ内のしきい値の最小値を判定することを特徴とする不揮発性半導体メモリのテスト方法。

IPC (7件)：

G11C 29/00 673 , G01R 31/28 , G11C 16/06 , H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (7件)：

G11C 29/00 673 V , G01R 31/28 B , G01R 31/28 M , G01R 31/28 V , G11C 17/00 633 C , H01L 27/10 434 , H01L 29/78 371

Fターム (38件)：

2G032AA08 , 2G032AB00 , 2G032AD01 , 2G032AE07 , 2G032AE08 , 2G032AG01 , 2G032AK01 , 2G032AK12 , 2G032AK14 , 2G032AK15 , 5B025AA01 , 5B025AC01 , 5B025AD03 , 5B025AD16 , 5B025AE09 , 5F001AA25 , 5F001AB08 , 5F001AD12 , 5F001AD41 , 5F001AD53 , 5F001AG15 , 5F001AG40 , 5F083EP02 , 5F083EP23 , 5F083EP76 , 5F083ER21 , 5F083GA01 , 5F083GA30 , 5F083LA10 , 5F083LA12 , 5F083LA16 , 5F083ZA20 , 5L106AA10 , 5L106DD01 , 5L106DD31 , 9A001BB03 , 9A001KK37 , 9A001LL05

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