特許
J-GLOBAL ID：200903027518859731
プロセッサ
発明者：
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出願人/特許権者：
代理人 (1件)：
高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-096124
公開番号（公開出願番号）：特開平11-296345
出願日： 1998年04月08日
公開日（公表日）： 1999年10月29日
要約：
【要約】 (修正有)【課題】演算器の回路規模を小さくでき、演算の仕様変更に対応でき、また、複合演算を実行するのに適した演算器を有するプロセッサ。【解決手段】 演算器部にプログラマブル演算器14を使用し、その内部を2次元マトリックス状に配置された複数の可変論理ブロック(もしくは固定論理ブロック)とそれらを接続する可変信号線網により構成する。後者は、水平方向の複数の信号線と、垂直方向の複数の信号線と、それらの接続を切り替える複数のスイッチングマトリックスより構成される。プログラマブル演算器14内の複数の可変論理ブロックの論理構造と可変信号線網の接続動作を指定する配線情報を演算器制御器15内の配線情報記憶部に予め記憶する。ある命令が要求する演算を実行するときに、その命令が要求する演算に対して記憶された配線情報を読み出し、プログラマブル演算器14をその演算を実行する演算器に変更する。
請求項（抜粋）：
論理素子の接続を変更することにより、論理素子を共有してかつ複数の論理構造を実現する電気的に変更可能なプログラマブルゲートアレーにより構成されたプログラマブル演算器と、上記プログラマブルゲートアレーを命令に応じて論理構造を変更するべく、予め定められた上記プログラマブルゲートアレーの論理構造を変更するための複数の配線情報(論理構造情報)を記憶し、実行すべき命令に依存して上記複数の配線情報を切り替えて上記プログラマブル演算器に供給する制御回路とを有するプロセッサ。
IPC (3件)：
G06F 7/00
, G06F 15/78 510
, H03K 19/173 101
G06F 7/00 D
, G06F 15/78 510 G
, H03K 19/173 101
